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// Copyright     :  Copyright (C) 2020, Hisilicon Technologies Co. Ltd.
// File name     :  stffq_reg_offset.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2020/3/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V5.1
// History       :  xxx 2020/03/24 22:03:30 Create file
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#ifndef STFFQ_REG_OFFSET_H
#define STFFQ_REG_OFFSET_H

/* QU_STFFQ_CSR Base address of Module's Register */
#define CSR_QU_STFFQ_CSR_BASE (0x6000)
#define CSR_QU_STFFQ1_CSR_BASE (0x8000)

/* **************************************************************************** */
/*                      QU_STFFQ_CSR Registers' Definitions                            */
/* **************************************************************************** */

#define CSR_QU_STFFQ_CSR_FQ_MODE_REG_REG (CSR_QU_STFFQ_CSR_BASE + 0x0)       /* FQ operation mode register */
#define CSR_QU_STFFQ_CSR_FQ_INITCTAB_START_REG (CSR_QU_STFFQ_CSR_BASE + 0x4) /* FQ initialization start control */
#define CSR_QU_STFFQ_CSR_FQ_INITCTAB_ST_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x8) /* FQ configurable tables' hw initilization done state. */
#define CSR_QU_STFFQ_CSR_FQ_INIT_LOGIC_ST_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0xC) /* FQ non-configuration memory's hw initilization done state. */
#define CSR_QU_STFFQ_CSR_FQ_INT_VECTOR_REG (CSR_QU_STFFQ_CSR_BASE + 0x10) /* FQ interrupt vector */
#define CSR_QU_STFFQ_CSR_FQ_INT_REG (CSR_QU_STFFQ_CSR_BASE + 0x14)        /* FQ_INT */
#define CSR_QU_STFFQ_CSR_FQ_INT_MASK_REG (CSR_QU_STFFQ_CSR_BASE + 0x18)   /* 中断屏蔽 */
#define CSR_QU_STFFQ_CSR_FQ_INT_MEM_ERR_2B_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x1C) /* FQ uncorrected memory error(2b) registers.(fatal error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_OEID_AGED_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x20) /* FQ aged oeid error register.(severe error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_SCAN_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x24) /* Abnormal flow queue scan register.(fatal error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_FCMD_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x28) /* Abnormal commands status in fcell register.(Normal error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_DSP_ERR_REG                                                                          \
    (CSR_QU_STFFQ_CSR_BASE + 0x2C) /* Abnormal commands ("dispath and cpb ack pair  status" or "abnormal Tile cmds") \
                                      register.(Normal error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_PFH_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE +                \
        0x30) /* FQ fetch qcntx (via qcmc) from smf timeout or error response status register.（severe error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_DBE_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE +                \
        0x34) /* DBE(iq) fetch (via qcmc) qcntx from smf timeout or error response status register.(severe error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_QRSC_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x38) /* Abnormal qpc resource status register.(severe error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_BUF_UF_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE +                   \
        0x3C) /* uCode allocated buffer abnormal underflow for dispatch or overflow when allocation.(severe error) */
#define CSR_QU_STFFQ_CSR_FQ_INT_FIFO0_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x40) /* FQ fifo abnoraml register.(severe error) */
#define CSR_QU_STFFQ_CSR_FQ_INDRECT_CTRL_REG (CSR_QU_STFFQ_CSR_BASE + 0x44)    /* FQ间接寻址控制寄存器 */
#define CSR_QU_STFFQ_CSR_FQ_INDRECT_TIMEOUT_REG (CSR_QU_STFFQ_CSR_BASE + 0x48) /* FQ间接寻址Timeout水线配置 */
#define CSR_QU_STFFQ_CSR_FQ_INDRECT_DAT0_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x4C) /* FQ memory indirect access write data0 or read data0. */
#define CSR_QU_STFFQ_CSR_FQ_INDRECT_DAT1_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x50) /* FQ memory indirect access write data0 or read data1. */
#define CSR_QU_STFFQ_CSR_FQ_QCNTX_MODE_REG (CSR_QU_STFFQ_CSR_BASE + 0x54)     /* FQ_QCNTX_MODE */
#define CSR_QU_STFFQ_CSR_FQ_AGE_PERIOD_REG_REG (CSR_QU_STFFQ_CSR_BASE + 0x58) /* Aging period configuration */
#define CSR_QU_STFFQ_CSR_STFFQ_DBE_HW_PFH_CFG_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x5C) /* FQ pre-fetch qcntx for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_TMR_ST_REG (CSR_QU_STFFQ_CSR_BASE + 0x60)  /* Timer trigger status register. */
#define CSR_QU_STFFQ_CSR_FQ_CPB_CFG_REG (CSR_QU_STFFQ_CSR_BASE + 0x64) /* CPB packet buffer related configuration */
#define CSR_QU_STFFQ_CSR_FQ_CRDT_2TLSMF_ST_REG (CSR_QU_STFFQ_CSR_BASE + 0x68)  /* Credits Values status */
#define CSR_QU_STFFQ_CSR_FQ_CRDT_2TLSMF_REG_REG (CSR_QU_STFFQ_CSR_BASE + 0x6C) /* Default credits to SMF/Tiels. */
#define CSR_QU_STFFQ_CSR_FQ_CNT_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x70)      /* FQ counter sets control congifuration. */
#define CSR_QU_STFFQ_CSR_FQ_CNT0_REG (CSR_QU_STFFQ_CSR_BASE + 0x74)         /* FQ counter 0 */
#define CSR_QU_STFFQ_CSR_FQ_CNT1_REG (CSR_QU_STFFQ_CSR_BASE + 0x78)         /* FQ counter 1 */
#define CSR_QU_STFFQ_CSR_FQ_CNT2_REG (CSR_QU_STFFQ_CSR_BASE + 0x7C)         /* FQ counter 2 */
#define CSR_QU_STFFQ_CSR_FQ_CNT3_REG (CSR_QU_STFFQ_CSR_BASE + 0x80)         /* FQ counter 3 */
#define CSR_QU_STFFQ_CSR_FQ_CNT4_REG (CSR_QU_STFFQ_CSR_BASE + 0x84)         /* FQ counter 4 */
#define CSR_QU_STFFQ_CSR_FQ_SNAPSHOT_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x88) /* FQ snapshot control configuration. */
#define CSR_QU_STFFQ_CSR_FQ_SNAPSHOT_ST_REG (CSR_QU_STFFQ_CSR_BASE + 0x8C)  /* FQ snapshot status. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x90) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_CFG_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x94) /* FQ pre-fetch qpc/wqe for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_FIFO_GAP_CFG_REG (CSR_QU_STFFQ_CSR_BASE + 0x98)  /* FQ fifo almost full gap configuration. \
                                                                              */
#define CSR_QU_STFFQ_CSR_FQ_HIS_FIFO_CNT0_REG (CSR_QU_STFFQ_CSR_BASE + 0x9C) /* fifo's occupied counter0. */
#define CSR_QU_STFFQ_CSR_FQ_HIS_FIFO_CNT1_REG (CSR_QU_STFFQ_CSR_BASE + 0xA0) /* fifo's occupied counter1. */
#define CSR_QU_STFFQ_CSR_FQ_FIFO_ST_REG (CSR_QU_STFFQ_CSR_BASE + 0xA4)       /* FQ Fifos status */
#define CSR_QU_STFFQ_CSR_FQ_HIS_FIFO_ST_REG (CSR_QU_STFFQ_CSR_BASE + 0xA8)   /* FQ Fifos history full status */
#define CSR_QU_STFFQ_CSR_FQ_MEM_CTRL_REG (CSR_QU_STFFQ_CSR_BASE + 0xAC)      /* Memory controls parameters setting. */
#define CSR_QU_STFFQ_CSR_FQ_CFG_EP2HOST_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0xB0) /* host side,host ep to host id map configuration. */
#define CSR_QU_STFFQ_CSR_FQ_PCAR_CFG_REG (CSR_QU_STFFQ_CSR_BASE + 0xB4)     /* Post car configuration. */
#define CSR_QU_STFFQ_CSR_FQ_CNT5_REG (CSR_QU_STFFQ_CSR_BASE + 0xB8)         /* FQ counter 5 */
#define CSR_QU_STFFQ_CSR_FQ_MOD_REG1_REG (CSR_QU_STFFQ_CSR_BASE + 0xBC)     /* FQ mode regitesrs */
#define CSR_QU_STFFQ_CSR_FQ_INNER_BP_ST_REG (CSR_QU_STFFQ_CSR_BASE + 0xC0)  /* FQ inner interface backpressure status \
                                                                             */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST_REG (CSR_QU_STFFQ_CSR_BASE + 0xC4) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_CNT6_REG (CSR_QU_STFFQ_CSR_BASE + 0xC8)         /* FQ counter 6 */
#define CSR_QU_STFFQ_CSR_FQ_CNT_CTL1_REG                                                                            \
    (CSR_QU_STFFQ_CSR_BASE + 0xCC) /* Counter7~16 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                      enable configuration. */
#define CSR_QU_STFFQ_CSR_FQ_CNT7_REG (CSR_QU_STFFQ_CSR_BASE + 0xD0)  /* FQ Cnt 7 */
#define CSR_QU_STFFQ_CSR_FQ_CNT8_REG (CSR_QU_STFFQ_CSR_BASE + 0xD4)  /* FQ Cnt 8 */
#define CSR_QU_STFFQ_CSR_FQ_CNT9_REG (CSR_QU_STFFQ_CSR_BASE + 0xD8)  /* FQ Cnt 9 */
#define CSR_QU_STFFQ_CSR_FQ_CNT10_REG (CSR_QU_STFFQ_CSR_BASE + 0xDC) /* FQ Cnt 10 */
#define CSR_QU_STFFQ_CSR_FQ_CNT11_REG (CSR_QU_STFFQ_CSR_BASE + 0xE0) /* FQ Cnt 11 */
#define CSR_QU_STFFQ_CSR_FQ_CNT12_REG (CSR_QU_STFFQ_CSR_BASE + 0xE4) /* FQ Cnt 12 */
#define CSR_QU_STFFQ_CSR_FQ_CNT13_REG (CSR_QU_STFFQ_CSR_BASE + 0xE8) /* FQ Cnt 13 */
#define CSR_QU_STFFQ_CSR_FQ_CNT14_REG (CSR_QU_STFFQ_CSR_BASE + 0xEC) /* FQ Cnt 14 */
#define CSR_QU_STFFQ_CSR_FQ_CNT15_REG (CSR_QU_STFFQ_CSR_BASE + 0xF0) /* FQ Cnt 15 */
#define CSR_QU_STFFQ_CSR_FQ_CNT16_REG (CSR_QU_STFFQ_CSR_BASE + 0xF4) /* FQ Cnt 16 */
#define CSR_QU_STFFQ_CSR_FQ_INT_MEM_ERR_1B_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0xF8) /* FQ correctable memory error(1bit) registers.(normal error) */
#define CSR_QU_STFFQ_CSR_CFG_STYP_TH_FC_EN_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0xFC) /* Stateful thread resource flow control enable configuration. */
#define CSR_QU_STFFQ_CSR_CFG_ZERO_ESCH_LEN_REG (CSR_QU_STFFQ_CSR_BASE + 0x100) /* 设置缺省状态下的esch调度length. */
#define CSR_QU_STFFQ_CSR_CFG_FQ_BUBBLE_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x104) /* 控制插入fq流水线的气泡数量. */
#define CSR_QU_STFFQ_CSR_CFG_L2DCACHE_BUBBLE_CTL_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x108)                                        /* 控制插入L2DCache流水线的气泡数量. */
#define CSR_QU_STFFQ_CSR_FQ_DEF_FQ_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x10C) /* Default FQ control register */
#define CSR_QU_STFFQ_CSR_FQ_SMF_LDBCTL_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x110) /* Default STFFQ to SMF load balance control register */
#define CSR_QU_STFFQ_CSR_FQ_CFG_EP2HOST_H2_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x114) /* host side,host ep to host id map configuration. */
#define CSR_QU_STFFQ_CSR_FQ_CFG_PREFETCH_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x118) /* fq预取wqe和qpc的配置寄存器. */
#define CSR_QU_STFFQ_CSR_FQ_LATENCY_CFG_REG (CSR_QU_STFFQ_CSR_BASE + 0x11C)      /* ICDQ的时延采样DFX配置 */
#define CSR_QU_STFFQ_CSR_FQ_LATENCY_STA_REG (CSR_QU_STFFQ_CSR_BASE + 0x120)      /* fq的时延采样DFX状态 */
#define CSR_QU_STFFQ_CSR_FQ_SAMPLE_TMR_REG (CSR_QU_STFFQ_CSR_BASE + 0x124)       /* fq的时延采样DFX时间 */
#define CSR_QU_STFFQ_CSR_FQ_CFG_FAKE_VF_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x128)  /* fake vfid模式下的控制寄存器。 */
#define CSR_QU_STFFQ_CSR_FQ_CFG_BPS_DLY_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x12C)  /* fq低延时bypass控制寄存器。 */
#define CSR_QU_STFFQ_CSR_FQ_CFG_OTSD_BASE_CTL_REG                                                               \
    (CSR_QU_STFFQ_CSR_BASE + 0x130) /* qu的otsd的起始编号。Qu接口传给fq的otsd需要减去这个base值，Fq内部只存3bit \
                                       otsd，fq还回给tile的otsd需要再加上这个base值。 */
#define CSR_QU_STFFQ_CSR_FQ_CNT_CTL2_REG                                                                              \
    (CSR_QU_STFFQ_CSR_BASE + 0x134) /* Counter17~26 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                       enable configuration. */
#define CSR_QU_STFFQ_CSR_FQ_CNT17_REG (CSR_QU_STFFQ_CSR_BASE + 0x138) /* FQ Cnt 17 */
#define CSR_QU_STFFQ_CSR_FQ_CNT18_REG (CSR_QU_STFFQ_CSR_BASE + 0x13C) /* FQ Cnt 18 */
#define CSR_QU_STFFQ_CSR_FQ_CNT19_REG (CSR_QU_STFFQ_CSR_BASE + 0x140) /* FQ Cnt 19 */
#define CSR_QU_STFFQ_CSR_FQ_CNT20_REG (CSR_QU_STFFQ_CSR_BASE + 0x144) /* FQ Cnt 20 */
#define CSR_QU_STFFQ_CSR_FQ_CNT21_REG (CSR_QU_STFFQ_CSR_BASE + 0x148) /* FQ Cnt 21 */
#define CSR_QU_STFFQ_CSR_FQ_CNT22_REG (CSR_QU_STFFQ_CSR_BASE + 0x14C) /* FQ Cnt 22 */
#define CSR_QU_STFFQ_CSR_FQ_CNT23_REG (CSR_QU_STFFQ_CSR_BASE + 0x150) /* FQ Cnt 23 */
#define CSR_QU_STFFQ_CSR_FQ_CNT24_REG (CSR_QU_STFFQ_CSR_BASE + 0x154) /* FQ Cnt 24 */
#define CSR_QU_STFFQ_CSR_FQ_CNT25_REG (CSR_QU_STFFQ_CSR_BASE + 0x158) /* FQ Cnt 25 */
#define CSR_QU_STFFQ_CSR_FQ_CNT26_REG (CSR_QU_STFFQ_CSR_BASE + 0x15C) /* FQ Cnt 26 */
#define CSR_QU_STFFQ_CSR_FQ_CNT_CTL3_REG                                                                              \
    (CSR_QU_STFFQ_CSR_BASE + 0x160) /* Counter27~36 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                       enable configuration. */
#define CSR_QU_STFFQ_CSR_FQ_CNT27_REG (CSR_QU_STFFQ_CSR_BASE + 0x164) /* FQ Cnt 27 */
#define CSR_QU_STFFQ_CSR_FQ_CNT28_REG (CSR_QU_STFFQ_CSR_BASE + 0x168) /* FQ Cnt 28 */
#define CSR_QU_STFFQ_CSR_FQ_CNT29_REG (CSR_QU_STFFQ_CSR_BASE + 0x16C) /* FQ Cnt 29 */
#define CSR_QU_STFFQ_CSR_FQ_CNT30_REG (CSR_QU_STFFQ_CSR_BASE + 0x170) /* FQ Cnt 30 */
#define CSR_QU_STFFQ_CSR_FQ_CNT31_REG (CSR_QU_STFFQ_CSR_BASE + 0x174) /* FQ Cnt 31 */
#define CSR_QU_STFFQ_CSR_FQ_CNT32_REG (CSR_QU_STFFQ_CSR_BASE + 0x178) /* FQ Cnt 32 */
#define CSR_QU_STFFQ_CSR_FQ_CNT33_REG (CSR_QU_STFFQ_CSR_BASE + 0x17C) /* FQ Cnt 33 */
#define CSR_QU_STFFQ_CSR_FQ_CNT34_REG (CSR_QU_STFFQ_CSR_BASE + 0x180) /* FQ Cnt 34 */
#define CSR_QU_STFFQ_CSR_FQ_CNT35_REG (CSR_QU_STFFQ_CSR_BASE + 0x184) /* FQ Cnt 35 */
#define CSR_QU_STFFQ_CSR_FQ_CNT36_REG (CSR_QU_STFFQ_CSR_BASE + 0x188) /* FQ Cnt 36 */
#define CSR_QU_STFFQ_CSR_FQ_CNT_CTL4_REG                                                                              \
    (CSR_QU_STFFQ_CSR_BASE + 0x18C) /* Counter27~36 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                       enable configuration. */
#define CSR_QU_STFFQ_CSR_FQ_CNT37_REG (CSR_QU_STFFQ_CSR_BASE + 0x190)          /* FQ Cnt 37 */
#define CSR_QU_STFFQ_CSR_FQ_CNT38_REG (CSR_QU_STFFQ_CSR_BASE + 0x194)          /* FQ Cnt 38 */
#define CSR_QU_STFFQ_CSR_FQ_CNT39_REG (CSR_QU_STFFQ_CSR_BASE + 0x198)          /* FQ Cnt 39 */
#define CSR_QU_STFFQ_CSR_FQ_CNT40_REG (CSR_QU_STFFQ_CSR_BASE + 0x19C)          /* FQ Cnt 40 */
#define CSR_QU_STFFQ_CSR_FQ_CNT41_REG (CSR_QU_STFFQ_CSR_BASE + 0x1A0)          /* FQ Cnt 41 */
#define CSR_QU_STFFQ_CSR_FQ_CNT42_REG (CSR_QU_STFFQ_CSR_BASE + 0x1A4)          /* FQ Cnt 42 */
#define CSR_QU_STFFQ_CSR_FQ_CNT43_REG (CSR_QU_STFFQ_CSR_BASE + 0x1A8)          /* FQ Cnt 43 */
#define CSR_QU_STFFQ_CSR_FQ_CNT44_REG (CSR_QU_STFFQ_CSR_BASE + 0x1AC)          /* FQ Cnt 44 */
#define CSR_QU_STFFQ_CSR_FQ_CNT45_REG (CSR_QU_STFFQ_CSR_BASE + 0x1B0)          /* FQ Cnt 45 */
#define CSR_QU_STFFQ_CSR_FQ_CNT46_REG (CSR_QU_STFFQ_CSR_BASE + 0x1B4)          /* FQ Cnt 46 */
#define CSR_QU_STFFQ_CSR_FQ_QU2SMF_TMR_DLY_REG (CSR_QU_STFFQ_CSR_BASE + 0x1B8) /* 控制fq送给smf的时戳 */
#define CSR_QU_STFFQ_CSR_FQ_MAGIC_BOX_CTL_REG (CSR_QU_STFFQ_CSR_BASE + 0x1BC)  /* fq的magic box的控制寄存器 */
#define CSR_QU_STFFQ_CSR_FQ_MGBX_SRV2HASH_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x1C0) /* serve type的hash属性，用于magic box的输入。 */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST1_REG (CSR_QU_STFFQ_CSR_BASE + 0x1C4)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST2_REG (CSR_QU_STFFQ_CSR_BASE + 0x1C8)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST3_REG (CSR_QU_STFFQ_CSR_BASE + 0x1CC)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST4_REG (CSR_QU_STFFQ_CSR_BASE + 0x1D0)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST5_REG (CSR_QU_STFFQ_CSR_BASE + 0x1D4)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST6_REG (CSR_QU_STFFQ_CSR_BASE + 0x1D8)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST7_REG (CSR_QU_STFFQ_CSR_BASE + 0x1DC)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST8_REG (CSR_QU_STFFQ_CSR_BASE + 0x1E0)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST9_REG (CSR_QU_STFFQ_CSR_BASE + 0x1E4)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST10_REG (CSR_QU_STFFQ_CSR_BASE + 0x1E8) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST11_REG (CSR_QU_STFFQ_CSR_BASE + 0x1EC) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST12_REG (CSR_QU_STFFQ_CSR_BASE + 0x1F0) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST13_REG (CSR_QU_STFFQ_CSR_BASE + 0x1F4) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST14_REG (CSR_QU_STFFQ_CSR_BASE + 0x1F8) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST15_REG (CSR_QU_STFFQ_CSR_BASE + 0x1FC) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST16_REG (CSR_QU_STFFQ_CSR_BASE + 0x200) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST17_REG (CSR_QU_STFFQ_CSR_BASE + 0x204) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST18_REG (CSR_QU_STFFQ_CSR_BASE + 0x208) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST19_REG (CSR_QU_STFFQ_CSR_BASE + 0x20C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST20_REG (CSR_QU_STFFQ_CSR_BASE + 0x210) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST21_REG (CSR_QU_STFFQ_CSR_BASE + 0x214) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST22_REG (CSR_QU_STFFQ_CSR_BASE + 0x218) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST23_REG (CSR_QU_STFFQ_CSR_BASE + 0x21C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST24_REG (CSR_QU_STFFQ_CSR_BASE + 0x220) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST25_REG (CSR_QU_STFFQ_CSR_BASE + 0x224) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST26_REG (CSR_QU_STFFQ_CSR_BASE + 0x228) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST27_REG (CSR_QU_STFFQ_CSR_BASE + 0x22C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST28_REG (CSR_QU_STFFQ_CSR_BASE + 0x230) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST29_REG (CSR_QU_STFFQ_CSR_BASE + 0x234) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST30_REG (CSR_QU_STFFQ_CSR_BASE + 0x238) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST31_REG (CSR_QU_STFFQ_CSR_BASE + 0x23C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST32_REG (CSR_QU_STFFQ_CSR_BASE + 0x240) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST33_REG (CSR_QU_STFFQ_CSR_BASE + 0x244) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST34_REG (CSR_QU_STFFQ_CSR_BASE + 0x248) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST35_REG (CSR_QU_STFFQ_CSR_BASE + 0x24C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST36_REG (CSR_QU_STFFQ_CSR_BASE + 0x250) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST37_REG (CSR_QU_STFFQ_CSR_BASE + 0x254) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST38_REG (CSR_QU_STFFQ_CSR_BASE + 0x258) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST39_REG (CSR_QU_STFFQ_CSR_BASE + 0x25C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST40_REG (CSR_QU_STFFQ_CSR_BASE + 0x260) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST41_REG (CSR_QU_STFFQ_CSR_BASE + 0x264) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST42_REG (CSR_QU_STFFQ_CSR_BASE + 0x26C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST43_REG (CSR_QU_STFFQ_CSR_BASE + 0x270) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST44_REG (CSR_QU_STFFQ_CSR_BASE + 0x274) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST45_REG (CSR_QU_STFFQ_CSR_BASE + 0x278) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST46_REG (CSR_QU_STFFQ_CSR_BASE + 0x27C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST47_REG (CSR_QU_STFFQ_CSR_BASE + 0x280) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_INNER_MON_ST48_REG (CSR_QU_STFFQ_CSR_BASE + 0x284) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ_CSR_FQ_CNT47_REG (CSR_QU_STFFQ_CSR_BASE + 0x288)          /* FQ Cnt 47 */
#define CSR_QU_STFFQ_CSR_FQ_ROU_RQST_FIFO0_REG (CSR_QU_STFFQ_CSR_BASE + 0x28C) /* STF FQ的ROU的RQST fifo0的状态 */
#define CSR_QU_STFFQ_CSR_FQ_ROU_RSP_FIFO0_REG (CSR_QU_STFFQ_CSR_BASE + 0x290)  /* STF FQ的ROU的RSP fifo0的状态 */
#define CSR_QU_STFFQ_CSR_FQ_ROU_RSP_FIFO1_REG (CSR_QU_STFFQ_CSR_BASE + 0x298)  /* STF FQ的ROU的RSP fifo1的状态 */
#define CSR_QU_STFFQ_CSR_FQ_ROU_TMRODR_FIFO0_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x29C) /* STF FQ的TMR和ODR的ROU的RQST fifo0的状态 */
#define CSR_QU_STFFQ_CSR_FQ_ROU_TMRODR_FIFO1_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x2A0) /* STF FQ的TMR和ODR的ROU的RQST fifo1的状态 */
#define CSR_QU_STFFQ_CSR_FQ_ROU_TMRODR_FIFO2_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x2A4) /* STF FQ的TMR和ODR的ROU的RQST fifo2的状态 */
#define CSR_QU_STFFQ_CSR_FQ_ROU_TMRODR_FIFO3_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x2A8) /* STF FQ的TMR和ODR的ROU的RQST fifo3的状态 */
#define CSR_QU_STFFQ_CSR_FQ_RIN_RQST_FIFO_REG (CSR_QU_STFFQ_CSR_BASE + 0x2BC)    /* STFFQ的RIN的RQST fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_RIN_RSP_FIFO_REG (CSR_QU_STFFQ_CSR_BASE + 0x2C0)     /* STF FQ的RIN的RSP fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_SMF_RSP_FIFO0_REG (CSR_QU_STFFQ_CSR_BASE + 0x2D4)    /* FQ的QPC Ring的SMF RSP fifo0的状态 */
#define CSR_QU_STFFQ_CSR_FQ_SMF_RSP_FIFO1_REG (CSR_QU_STFFQ_CSR_BASE + 0x2D8)    /* FQ的QPC Ring的SMF RSP fifo1的状态 */
#define CSR_QU_STFFQ_CSR_FQ_TL0_CMD_FIFO0_REG (CSR_QU_STFFQ_CSR_BASE + 0x2DC)    /* FQ的Tile0的CMD fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_TL0_EXTCMD_FIFO0_REG (CSR_QU_STFFQ_CSR_BASE + 0x2E0) /* FQ的Tile0的EXTCMD fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_TL1_CMD_FIFO1_REG (CSR_QU_STFFQ_CSR_BASE + 0x2E4)    /* FQ的Tile1的CMD fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_TL1_EXTCMD_FIFO0_REG (CSR_QU_STFFQ_CSR_BASE + 0x2E8) /* FQ的Tile1的EXTCMD fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_FQ2OQ_FCNP_FIFO_REG (CSR_QU_STFFQ_CSR_BASE + 0x2EC)  /* FQ的FQ2OQ的FCNP fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_OQ2FQ_FCNP_FIFO_REG (CSR_QU_STFFQ_CSR_BASE + 0x2F0)  /* FQ的OQ2FQ的FCNP fifo的状态 */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO0_REG (CSR_QU_STFFQ_CSR_BASE + 0x2F4)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO1_REG (CSR_QU_STFFQ_CSR_BASE + 0x2F8)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO2_REG (CSR_QU_STFFQ_CSR_BASE + 0x2FC)  /* FQ的TIMER FIRE API的RSP fifo2的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO3_REG (CSR_QU_STFFQ_CSR_BASE + 0x300)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO4_REG (CSR_QU_STFFQ_CSR_BASE + 0x304)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO5_REG (CSR_QU_STFFQ_CSR_BASE + 0x308)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO6_REG (CSR_QU_STFFQ_CSR_BASE + 0x30C)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO7_REG (CSR_QU_STFFQ_CSR_BASE + 0x310)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO8_REG (CSR_QU_STFFQ_CSR_BASE + 0x314)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO9_REG (CSR_QU_STFFQ_CSR_BASE + 0x318)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO10_REG (CSR_QU_STFFQ_CSR_BASE + 0x31C) /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO11_REG (CSR_QU_STFFQ_CSR_BASE + 0x320) /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO12_REG (CSR_QU_STFFQ_CSR_BASE + 0x324) /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO13_REG (CSR_QU_STFFQ_CSR_BASE + 0x328) /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO14_REG (CSR_QU_STFFQ_CSR_BASE + 0x32C) /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_TMR_RSP_FIFO15_REG (CSR_QU_STFFQ_CSR_BASE + 0x330) /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ_CSR_FQ_INT_RIN_RQST_ERR_REG (CSR_QU_STFFQ_CSR_BASE + 0x334) /* fq的ring进来的请求数据发现错误。 \
                                                                                  */
#define CSR_QU_STFFQ_CSR_FQ_INT_RIN_RSP_ERR_REG (CSR_QU_STFFQ_CSR_BASE + 0x338)  /* fq的ring进来的响应数据发现错误。 */
#define CSR_QU_STFFQ_CSR_FQ_INT_RIN_TRSP_ERR_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x33C) /* fq的ring进来的timer fire的响应数据发现错误。 */
#define CSR_QU_STFFQ_CSR_FQ_INT_FIFO1_ERR_REG (CSR_QU_STFFQ_CSR_BASE + 0x340)    /* 新增fifo的err中断。 */
#define CSR_QU_STFFQ_CSR_FQ_INT_FIFO2_ERR_REG (CSR_QU_STFFQ_CSR_BASE + 0x344)    /* 新增fifo的err中断。 */
#define CSR_QU_STFFQ_CSR_FQ_CNT48_REG (CSR_QU_STFFQ_CSR_BASE + 0x348)            /* FQ Cnt 48 */
#define CSR_QU_STFFQ_CSR_FQ_CFG_STG_QP_PUSH0_REG (CSR_QU_STFFQ_CSR_BASE + 0x34C) /* FQ_cfg_stg_qp_push0 */
#define CSR_QU_STFFQ_CSR_FQ_CFG_STG_QP_PUSH1_REG (CSR_QU_STFFQ_CSR_BASE + 0x350) /* FQ_cfg_stg_qp_push1 */
#define CSR_QU_STFFQ_CSR_FQ_CFG_STG_QP_PUSH2_REG (CSR_QU_STFFQ_CSR_BASE + 0x354) /* FQ_cfg_stg_qp_push2 */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN1_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x358) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN2_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x35C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN3_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x360) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN4_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x364) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN5_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x368) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN6_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x36C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN7_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x370) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN8_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x374) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN9_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x378) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN10_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x37C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN11_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x380) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN12_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x384) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN13_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x388) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN14_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x38C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_DBE_HW_WQE_EN15_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x390)                                    /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ_CSR_FQ_CNT49_REG (CSR_QU_STFFQ_CSR_BASE + 0x394)  /* FQ Cnt 49 */
#define CSR_QU_STFFQ_CSR_FQ_CNT50_REG (CSR_QU_STFFQ_CSR_BASE + 0x398)  /* FQ Cnt 50 */
#define CSR_QU_STFFQ_CSR_FQ_CNT51_REG (CSR_QU_STFFQ_CSR_BASE + 0x39C)  /* FQ Cnt 51 */
#define CSR_QU_STFFQ_CSR_FQ_CNT52_REG (CSR_QU_STFFQ_CSR_BASE + 0x3A0)  /* FQ Cnt 52 */
#define CSR_QU_STFFQ_CSR_FQ_CNT53_REG (CSR_QU_STFFQ_CSR_BASE + 0x3A4)  /* FQ Cnt 53 */
#define CSR_QU_STFFQ_CSR_FQ_CNT54_REG (CSR_QU_STFFQ_CSR_BASE + 0x3A8)  /* FQ Cnt 54 */
#define CSR_QU_STFFQ_CSR_FQ_CNT55_REG (CSR_QU_STFFQ_CSR_BASE + 0x3AC)  /* FQ Cnt 55 */
#define CSR_QU_STFFQ_CSR_FQ_CNT56_REG (CSR_QU_STFFQ_CSR_BASE + 0x3B0)  /* FQ Cnt 56 */
#define CSR_QU_STFFQ_CSR_FQ_CNT57_REG (CSR_QU_STFFQ_CSR_BASE + 0x3B4)  /* FQ Cnt 57 */
#define CSR_QU_STFFQ_CSR_FQ_CNT58_REG (CSR_QU_STFFQ_CSR_BASE + 0x3B8)  /* FQ Cnt 58 */
#define CSR_QU_STFFQ_CSR_FQ_CNT59_REG (CSR_QU_STFFQ_CSR_BASE + 0x3BC)  /* FQ Cnt 59 */
#define CSR_QU_STFFQ_CSR_FQ_CNT60_REG (CSR_QU_STFFQ_CSR_BASE + 0x3C0)  /* FQ Cnt 60 */
#define CSR_QU_STFFQ_CSR_FQ_CNT61_REG (CSR_QU_STFFQ_CSR_BASE + 0x3C4)  /* FQ Cnt 61 */
#define CSR_QU_STFFQ_CSR_FQ_CNT62_REG (CSR_QU_STFFQ_CSR_BASE + 0x3C8)  /* FQ Cnt 62 */
#define CSR_QU_STFFQ_CSR_FQ_CNT63_REG (CSR_QU_STFFQ_CSR_BASE + 0x3CC)  /* FQ Cnt 63 */
#define CSR_QU_STFFQ_CSR_FQ_CNT64_REG (CSR_QU_STFFQ_CSR_BASE + 0x3D0)  /* FQ Cnt 64 */
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#define CSR_QU_STFFQ_CSR_FQ_CNT219_REG (CSR_QU_STFFQ_CSR_BASE + 0x63C) /* FQ Cnt 219 */
#define CSR_QU_STFFQ_CSR_FQ_CNT220_REG (CSR_QU_STFFQ_CSR_BASE + 0x640) /* FQ Cnt 220 */
#define CSR_QU_STFFQ_CSR_FQ_CNT221_REG (CSR_QU_STFFQ_CSR_BASE + 0x644) /* FQ Cnt 221 */
#define CSR_QU_STFFQ_CSR_FQ_CNT222_REG (CSR_QU_STFFQ_CSR_BASE + 0x648) /* FQ Cnt 222 */
#define CSR_QU_STFFQ_CSR_FQ_CNT223_REG (CSR_QU_STFFQ_CSR_BASE + 0x64C) /* FQ Cnt 223 */
#define CSR_QU_STFFQ_CSR_FQ_CNT224_REG (CSR_QU_STFFQ_CSR_BASE + 0x650) /* FQ Cnt 224 */
#define CSR_QU_STFFQ_CSR_FQ_RXPSH_CID_CTL_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x654) /* 控制fq rxfastflow推qpc时的xid转cid控制信号。 */
#define CSR_QU_STFFQ_CSR_FQ_ROCE_DB_ODR_CTL1_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x658) /* 控制RoCE的DB触发的QU继承order命令推SQE的socket的比特。 */
#define CSR_QU_STFFQ_CSR_FQ_ROCE_DB_ODR_CTL2_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x65C) /* 控制RoCE的DB触发的QU继承order命令推SQE的socket的比特。 */
#define CSR_QU_STFFQ_CSR_FQ_NORM_NIC_ODR_CTL1_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x660) /* 控制NIC的QU继承order命令推SQE的256bit flit的flit[191:160]。 */
#define CSR_QU_STFFQ_CSR_FQ_NORM_NIC_ODR_CTL2_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x664) /* 控制NIC的QU继承order命令推SQE的256bit flit的flit[159:128]。 */
#define CSR_QU_STFFQ_CSR_FQ_ODR_FLIT256_CTL1_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x668) /* 控制QU发送的order命令的256bit宽度的flit的[127:96]。 */
#define CSR_QU_STFFQ_CSR_FQ_ODR_FLIT256_CTL2_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x66C) /* 控制QU发送的order命令的256bit宽度的flit的[95:64]。 */
#define CSR_QU_STFFQ_CSR_FQ_ODR_FLIT256_CTL3_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x670) /* 控制QU发送的order命令的256bit宽度的flit的[63:32]。 */
#define CSR_QU_STFFQ_CSR_FQ_ODR_FLIT256_CTL4_REG \
    (CSR_QU_STFFQ_CSR_BASE + 0x674) /* 控制QU发送的order命令的256bit宽度的flit的[31:0]。 */
#define CSR_QU_STFFQ_CSR_FQ_ODR_STYPE_CID2QID_EN_REG \
    (CSR_QU_STFFQ_CSR_BASE +                         \
        0x678) /* 控制根据serve type来确定map表里的cid的低4比特是否是DB里的queue id（仅RoCE业务使能这个寄存器）。 */
#define CSR_QU_STFFQ_CSR_FQ_CNT225_REG (CSR_QU_STFFQ_CSR_BASE + 0x67C)          /* FQ Cnt 225 */
#define CSR_QU_STFFQ_CSR_FQ_CNT226_REG (CSR_QU_STFFQ_CSR_BASE + 0x680)          /* FQ Cnt 226 */
#define CSR_QU_STFFQ_CSR_FQ_CNT227_REG (CSR_QU_STFFQ_CSR_BASE + 0x684)          /* FQ Cnt 227 */
#define CSR_QU_STFFQ_CSR_FQ_CNT228_REG (CSR_QU_STFFQ_CSR_BASE + 0x688)          /* FQ Cnt 228 */
#define CSR_QU_STFFQ_CSR_FQ_CNT229_REG (CSR_QU_STFFQ_CSR_BASE + 0x68C)          /* FQ Cnt 229 */
#define CSR_QU_STFFQ_CSR_FQ_CNT230_REG (CSR_QU_STFFQ_CSR_BASE + 0x690)          /* FQ Cnt 230 */
#define CSR_QU_STFFQ_CSR_FQ_CNT231_REG (CSR_QU_STFFQ_CSR_BASE + 0x694)          /* FQ Cnt 231 */
#define CSR_QU_STFFQ_CSR_FQ_CNT232_REG (CSR_QU_STFFQ_CSR_BASE + 0x698)          /* FQ Cnt 232 */
#define CSR_QU_STFFQ_CSR_FQ_CNT233_REG (CSR_QU_STFFQ_CSR_BASE + 0x69C)          /* FQ Cnt 233 */
#define CSR_QU_STFFQ_CSR_FQ_CNT234_REG (CSR_QU_STFFQ_CSR_BASE + 0x6A0)          /* FQ Cnt 234 */
#define CSR_QU_STFFQ_CSR_FQ_CNT235_REG (CSR_QU_STFFQ_CSR_BASE + 0x6A4)          /* FQ Cnt 235 */
#define CSR_QU_STFFQ_CSR_FQ_CNT236_REG (CSR_QU_STFFQ_CSR_BASE + 0x6A8)          /* FQ Cnt 236 */
#define CSR_QU_STFFQ_CSR_FQ_CNT237_REG (CSR_QU_STFFQ_CSR_BASE + 0x6AC)          /* FQ Cnt 237 */
#define CSR_QU_STFFQ_CSR_FQ_CNT238_REG (CSR_QU_STFFQ_CSR_BASE + 0x6B0)          /* FQ Cnt 238 */
#define CSR_QU_STFFQ_CSR_FQ_CNT239_REG (CSR_QU_STFFQ_CSR_BASE + 0x6B4)          /* FQ Cnt 239 */
#define CSR_QU_STFFQ_CSR_FQ_CNT240_REG (CSR_QU_STFFQ_CSR_BASE + 0x6B8)          /* FQ Cnt 240 */
#define CSR_QU_STFFQ_CSR_MEM_CTRL_BUS_CFG0_REG (CSR_QU_STFFQ_CSR_BASE + 0x6BC)  /* RAM CTRL_BUS寄存器0 */
#define CSR_QU_STFFQ_CSR_MEM_CTRL_BUS_CFG1_REG (CSR_QU_STFFQ_CSR_BASE + 0x6C0)  /* RAM CTRL_BUS寄存器1 */
#define CSR_QU_STFFQ_CSR_MEM_CTRL_BUS_CFG2_REG (CSR_QU_STFFQ_CSR_BASE + 0x6C4)  /* RAM CTRL_BUS寄存器2 */
#define CSR_QU_STFFQ_CSR_MEM_CTRL_BUS_CFG3_REG (CSR_QU_STFFQ_CSR_BASE + 0x6C8)  /* RAM CTRL_BUS寄存器3 */
#define CSR_QU_STFFQ_CSR_MEM_CTRL_BUS_CFG4_REG (CSR_QU_STFFQ_CSR_BASE + 0x6CC)  /* RAM CTRL_BUS寄存器4 */
#define CSR_QU_STFFQ_CSR_TCAM_CTRL_BUS_CFG4_REG (CSR_QU_STFFQ_CSR_BASE + 0x6D0) /* TCAM CTRL_BUS寄存器 */
#define CSR_QU_STFFQ_CSR_FQ_CNT241_REG (CSR_QU_STFFQ_CSR_BASE + 0x6D4)          /* FQ Cnt 241 */

#define CSR_QU_STFFQ1_CSR_FQ_MODE_REG_REG (CSR_QU_STFFQ1_CSR_BASE + 0x0)       /* FQ operation mode register */
#define CSR_QU_STFFQ1_CSR_FQ_INITCTAB_START_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4) /* FQ initialization start control */
#define CSR_QU_STFFQ1_CSR_FQ_INITCTAB_ST_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x8) /* FQ configurable tables' hw initilization done state. */
#define CSR_QU_STFFQ1_CSR_FQ_INIT_LOGIC_ST_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0xC) /* FQ non-configuration memory's hw initilization done state. */
#define CSR_QU_STFFQ1_CSR_FQ_INT_VECTOR_REG (CSR_QU_STFFQ1_CSR_BASE + 0x10) /* FQ interrupt vector */
#define CSR_QU_STFFQ1_CSR_FQ_INT_REG (CSR_QU_STFFQ1_CSR_BASE + 0x14)        /* FQ_INT */
#define CSR_QU_STFFQ1_CSR_FQ_INT_MASK_REG (CSR_QU_STFFQ1_CSR_BASE + 0x18)   /* 中断屏蔽 */
#define CSR_QU_STFFQ1_CSR_FQ_INT_MEM_ERR_2B_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x1C) /* FQ uncorrected memory error(2b) registers.(fatal error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_OEID_AGED_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x20) /* FQ aged oeid error register.(severe error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_SCAN_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x24) /* Abnormal flow queue scan register.(fatal error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_FCMD_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x28) /* Abnormal commands status in fcell register.(Normal error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_DSP_ERR_REG                                                                          \
    (CSR_QU_STFFQ1_CSR_BASE + 0x2C) /* Abnormal commands ("dispath and cpb ack pair  status" or "abnormal Tile cmds") \
                                      register.(Normal error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_PFH_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE +                \
        0x30) /* FQ fetch qcntx (via qcmc) from smf timeout or error response status register.（severe error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_DBE_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE +                \
        0x34) /* DBE(iq) fetch (via qcmc) qcntx from smf timeout or error response status register.(severe error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_QRSC_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x38) /* Abnormal qpc resource status register.(severe error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_BUF_UF_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE +                   \
        0x3C) /* uCode allocated buffer abnormal underflow for dispatch or overflow when allocation.(severe error) */
#define CSR_QU_STFFQ1_CSR_FQ_INT_FIFO0_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x40) /* FQ fifo abnoraml register.(severe error) */
#define CSR_QU_STFFQ1_CSR_FQ_INDRECT_CTRL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x44)    /* FQ间接寻址控制寄存器 */
#define CSR_QU_STFFQ1_CSR_FQ_INDRECT_TIMEOUT_REG (CSR_QU_STFFQ1_CSR_BASE + 0x48) /* FQ间接寻址Timeout水线配置 */
#define CSR_QU_STFFQ1_CSR_FQ_INDRECT_DAT0_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x4C) /* FQ memory indirect access write data0 or read data0. */
#define CSR_QU_STFFQ1_CSR_FQ_INDRECT_DAT1_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x50) /* FQ memory indirect access write data0 or read data1. */
#define CSR_QU_STFFQ1_CSR_FQ_QCNTX_MODE_REG (CSR_QU_STFFQ1_CSR_BASE + 0x54)     /* FQ_QCNTX_MODE */
#define CSR_QU_STFFQ1_CSR_FQ_AGE_PERIOD_REG_REG (CSR_QU_STFFQ1_CSR_BASE + 0x58) /* Aging period configuration */
#define CSR_QU_STFFQ1_CSR_STFFQ1_DBE_HW_PFH_CFG_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x5C) /* FQ pre-fetch qcntx for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_ST_REG (CSR_QU_STFFQ1_CSR_BASE + 0x60)  /* Timer trigger status register. */
#define CSR_QU_STFFQ1_CSR_FQ_CPB_CFG_REG (CSR_QU_STFFQ1_CSR_BASE + 0x64) /* CPB packet buffer related configuration */
#define CSR_QU_STFFQ1_CSR_FQ_CRDT_2TLSMF_ST_REG (CSR_QU_STFFQ1_CSR_BASE + 0x68)  /* Credits Values status */
#define CSR_QU_STFFQ1_CSR_FQ_CRDT_2TLSMF_REG_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6C) /* Default credits to SMF/Tiels. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x70)      /* FQ counter sets control congifuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x74)         /* FQ counter 0 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x78)         /* FQ counter 1 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT2_REG (CSR_QU_STFFQ1_CSR_BASE + 0x7C)         /* FQ counter 2 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT3_REG (CSR_QU_STFFQ1_CSR_BASE + 0x80)         /* FQ counter 3 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT4_REG (CSR_QU_STFFQ1_CSR_BASE + 0x84)         /* FQ counter 4 */
#define CSR_QU_STFFQ1_CSR_FQ_SNAPSHOT_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x88) /* FQ snapshot control configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_SNAPSHOT_ST_REG (CSR_QU_STFFQ1_CSR_BASE + 0x8C)  /* FQ snapshot status. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x90) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_CFG_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x94) /* FQ pre-fetch qpc/wqe for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_FIFO_GAP_CFG_REG (CSR_QU_STFFQ1_CSR_BASE + 0x98)  /* FQ fifo almost full gap configuration. \
                                                                              */
#define CSR_QU_STFFQ1_CSR_FQ_HIS_FIFO_CNT0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x9C) /* fifo's occupied counter0. */
#define CSR_QU_STFFQ1_CSR_FQ_HIS_FIFO_CNT1_REG (CSR_QU_STFFQ1_CSR_BASE + 0xA0) /* fifo's occupied counter1. */
#define CSR_QU_STFFQ1_CSR_FQ_FIFO_ST_REG (CSR_QU_STFFQ1_CSR_BASE + 0xA4)       /* FQ Fifos status */
#define CSR_QU_STFFQ1_CSR_FQ_HIS_FIFO_ST_REG (CSR_QU_STFFQ1_CSR_BASE + 0xA8)   /* FQ Fifos history full status */
#define CSR_QU_STFFQ1_CSR_FQ_MEM_CTRL_REG (CSR_QU_STFFQ1_CSR_BASE + 0xAC)      /* Memory controls parameters setting. */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_EP2HOST_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0xB0) /* host side,host ep to host id map configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_PCAR_CFG_REG (CSR_QU_STFFQ1_CSR_BASE + 0xB4)     /* Post car configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT5_REG (CSR_QU_STFFQ1_CSR_BASE + 0xB8)         /* FQ counter 5 */
#define CSR_QU_STFFQ1_CSR_FQ_MOD_REG1_REG (CSR_QU_STFFQ1_CSR_BASE + 0xBC)     /* FQ mode regitesrs */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_BP_ST_REG (CSR_QU_STFFQ1_CSR_BASE + 0xC0)  /* FQ inner interface backpressure status \
                                                                             */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST_REG (CSR_QU_STFFQ1_CSR_BASE + 0xC4) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT6_REG (CSR_QU_STFFQ1_CSR_BASE + 0xC8)         /* FQ counter 6 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT_CTL1_REG                                                                            \
    (CSR_QU_STFFQ1_CSR_BASE + 0xCC) /* Counter7~16 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                      enable configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT7_REG (CSR_QU_STFFQ1_CSR_BASE + 0xD0)  /* FQ Cnt 7 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT8_REG (CSR_QU_STFFQ1_CSR_BASE + 0xD4)  /* FQ Cnt 8 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT9_REG (CSR_QU_STFFQ1_CSR_BASE + 0xD8)  /* FQ Cnt 9 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT10_REG (CSR_QU_STFFQ1_CSR_BASE + 0xDC) /* FQ Cnt 10 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT11_REG (CSR_QU_STFFQ1_CSR_BASE + 0xE0) /* FQ Cnt 11 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT12_REG (CSR_QU_STFFQ1_CSR_BASE + 0xE4) /* FQ Cnt 12 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT13_REG (CSR_QU_STFFQ1_CSR_BASE + 0xE8) /* FQ Cnt 13 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT14_REG (CSR_QU_STFFQ1_CSR_BASE + 0xEC) /* FQ Cnt 14 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT15_REG (CSR_QU_STFFQ1_CSR_BASE + 0xF0) /* FQ Cnt 15 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT16_REG (CSR_QU_STFFQ1_CSR_BASE + 0xF4) /* FQ Cnt 16 */
#define CSR_QU_STFFQ1_CSR_FQ_INT_MEM_ERR_1B_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0xF8) /* FQ correctable memory error(1bit) registers.(normal error) */
#define CSR_QU_STFFQ1_CSR_CFG_STYP_TH_FC_EN_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0xFC) /* Stateful thread resource flow control enable configuration. */
#define CSR_QU_STFFQ1_CSR_CFG_ZERO_ESCH_LEN_REG (CSR_QU_STFFQ1_CSR_BASE + 0x100) /* 设置缺省状态下的esch调度length. */
#define CSR_QU_STFFQ1_CSR_CFG_FQ_BUBBLE_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x104) /* 控制插入fq流水线的气泡数量. */
#define CSR_QU_STFFQ1_CSR_CFG_L2DCACHE_BUBBLE_CTL_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x108)                                        /* 控制插入L2DCache流水线的气泡数量. */
#define CSR_QU_STFFQ1_CSR_FQ_DEF_FQ_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x10C) /* Default FQ control register */
#define CSR_QU_STFFQ1_CSR_FQ_SMF_LDBCTL_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x110) /* Default STFFQ1 to SMF load balance control register */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_EP2HOST_H2_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x114) /* host side,host ep to host id map configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_PREFETCH_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x118) /* fq预取wqe和qpc的配置寄存器. */
#define CSR_QU_STFFQ1_CSR_FQ_LATENCY_CFG_REG (CSR_QU_STFFQ1_CSR_BASE + 0x11C)      /* ICDQ的时延采样DFX配置 */
#define CSR_QU_STFFQ1_CSR_FQ_LATENCY_STA_REG (CSR_QU_STFFQ1_CSR_BASE + 0x120)      /* fq的时延采样DFX状态 */
#define CSR_QU_STFFQ1_CSR_FQ_SAMPLE_TMR_REG (CSR_QU_STFFQ1_CSR_BASE + 0x124)       /* fq的时延采样DFX时间 */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_FAKE_VF_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x128)  /* fake vfid模式下的控制寄存器。 */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_BPS_DLY_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x12C)  /* fq低延时bypass控制寄存器。 */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_OTSD_BASE_CTL_REG                                                               \
    (CSR_QU_STFFQ1_CSR_BASE + 0x130) /* qu的otsd的起始编号。Qu接口传给fq的otsd需要减去这个base值，Fq内部只存3bit \
                                       otsd，fq还回给tile的otsd需要再加上这个base值。 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT_CTL2_REG                                                                              \
    (CSR_QU_STFFQ1_CSR_BASE + 0x134) /* Counter17~26 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                       enable configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT17_REG (CSR_QU_STFFQ1_CSR_BASE + 0x138) /* FQ Cnt 17 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT18_REG (CSR_QU_STFFQ1_CSR_BASE + 0x13C) /* FQ Cnt 18 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT19_REG (CSR_QU_STFFQ1_CSR_BASE + 0x140) /* FQ Cnt 19 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT20_REG (CSR_QU_STFFQ1_CSR_BASE + 0x144) /* FQ Cnt 20 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT21_REG (CSR_QU_STFFQ1_CSR_BASE + 0x148) /* FQ Cnt 21 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT22_REG (CSR_QU_STFFQ1_CSR_BASE + 0x14C) /* FQ Cnt 22 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT23_REG (CSR_QU_STFFQ1_CSR_BASE + 0x150) /* FQ Cnt 23 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT24_REG (CSR_QU_STFFQ1_CSR_BASE + 0x154) /* FQ Cnt 24 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT25_REG (CSR_QU_STFFQ1_CSR_BASE + 0x158) /* FQ Cnt 25 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT26_REG (CSR_QU_STFFQ1_CSR_BASE + 0x15C) /* FQ Cnt 26 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT_CTL3_REG                                                                              \
    (CSR_QU_STFFQ1_CSR_BASE + 0x160) /* Counter27~36 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                       enable configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT27_REG (CSR_QU_STFFQ1_CSR_BASE + 0x164) /* FQ Cnt 27 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT28_REG (CSR_QU_STFFQ1_CSR_BASE + 0x168) /* FQ Cnt 28 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT29_REG (CSR_QU_STFFQ1_CSR_BASE + 0x16C) /* FQ Cnt 29 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT30_REG (CSR_QU_STFFQ1_CSR_BASE + 0x170) /* FQ Cnt 30 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT31_REG (CSR_QU_STFFQ1_CSR_BASE + 0x174) /* FQ Cnt 31 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT32_REG (CSR_QU_STFFQ1_CSR_BASE + 0x178) /* FQ Cnt 32 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT33_REG (CSR_QU_STFFQ1_CSR_BASE + 0x17C) /* FQ Cnt 33 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT34_REG (CSR_QU_STFFQ1_CSR_BASE + 0x180) /* FQ Cnt 34 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT35_REG (CSR_QU_STFFQ1_CSR_BASE + 0x184) /* FQ Cnt 35 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT36_REG (CSR_QU_STFFQ1_CSR_BASE + 0x188) /* FQ Cnt 36 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT_CTL4_REG                                                                              \
    (CSR_QU_STFFQ1_CSR_BASE + 0x18C) /* Counter27~36 enable.1,counter enable.0,counter disable.Bit [i] : counter [7+i] \
                                       enable configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT37_REG (CSR_QU_STFFQ1_CSR_BASE + 0x190)          /* FQ Cnt 37 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT38_REG (CSR_QU_STFFQ1_CSR_BASE + 0x194)          /* FQ Cnt 38 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT39_REG (CSR_QU_STFFQ1_CSR_BASE + 0x198)          /* FQ Cnt 39 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT40_REG (CSR_QU_STFFQ1_CSR_BASE + 0x19C)          /* FQ Cnt 40 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT41_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1A0)          /* FQ Cnt 41 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT42_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1A4)          /* FQ Cnt 42 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT43_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1A8)          /* FQ Cnt 43 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT44_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1AC)          /* FQ Cnt 44 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT45_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1B0)          /* FQ Cnt 45 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT46_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1B4)          /* FQ Cnt 46 */
#define CSR_QU_STFFQ1_CSR_FQ_QU2SMF_TMR_DLY_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1B8) /* 控制fq送给smf的时戳 */
#define CSR_QU_STFFQ1_CSR_FQ_MAGIC_BOX_CTL_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1BC)  /* fq的magic box的控制寄存器 */
#define CSR_QU_STFFQ1_CSR_FQ_MGBX_SRV2HASH_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x1C0) /* serve type的hash属性，用于magic box的输入。 */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1C4)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST2_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1C8)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST3_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1CC)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST4_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1D0)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST5_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1D4)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST6_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1D8)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST7_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1DC)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST8_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1E0)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST9_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1E4)  /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST10_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1E8) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST11_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1EC) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST12_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1F0) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST13_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1F4) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST14_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1F8) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST15_REG (CSR_QU_STFFQ1_CSR_BASE + 0x1FC) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST16_REG (CSR_QU_STFFQ1_CSR_BASE + 0x200) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST17_REG (CSR_QU_STFFQ1_CSR_BASE + 0x204) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST18_REG (CSR_QU_STFFQ1_CSR_BASE + 0x208) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST19_REG (CSR_QU_STFFQ1_CSR_BASE + 0x20C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST20_REG (CSR_QU_STFFQ1_CSR_BASE + 0x210) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST21_REG (CSR_QU_STFFQ1_CSR_BASE + 0x214) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST22_REG (CSR_QU_STFFQ1_CSR_BASE + 0x218) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST23_REG (CSR_QU_STFFQ1_CSR_BASE + 0x21C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST24_REG (CSR_QU_STFFQ1_CSR_BASE + 0x220) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST25_REG (CSR_QU_STFFQ1_CSR_BASE + 0x224) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST26_REG (CSR_QU_STFFQ1_CSR_BASE + 0x228) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST27_REG (CSR_QU_STFFQ1_CSR_BASE + 0x22C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST28_REG (CSR_QU_STFFQ1_CSR_BASE + 0x230) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST29_REG (CSR_QU_STFFQ1_CSR_BASE + 0x234) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST30_REG (CSR_QU_STFFQ1_CSR_BASE + 0x238) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST31_REG (CSR_QU_STFFQ1_CSR_BASE + 0x23C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST32_REG (CSR_QU_STFFQ1_CSR_BASE + 0x240) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST33_REG (CSR_QU_STFFQ1_CSR_BASE + 0x244) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST34_REG (CSR_QU_STFFQ1_CSR_BASE + 0x248) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST35_REG (CSR_QU_STFFQ1_CSR_BASE + 0x24C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST36_REG (CSR_QU_STFFQ1_CSR_BASE + 0x250) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST37_REG (CSR_QU_STFFQ1_CSR_BASE + 0x254) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST38_REG (CSR_QU_STFFQ1_CSR_BASE + 0x258) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST39_REG (CSR_QU_STFFQ1_CSR_BASE + 0x25C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST40_REG (CSR_QU_STFFQ1_CSR_BASE + 0x260) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST41_REG (CSR_QU_STFFQ1_CSR_BASE + 0x264) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST42_REG (CSR_QU_STFFQ1_CSR_BASE + 0x26C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST43_REG (CSR_QU_STFFQ1_CSR_BASE + 0x270) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST44_REG (CSR_QU_STFFQ1_CSR_BASE + 0x274) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST45_REG (CSR_QU_STFFQ1_CSR_BASE + 0x278) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST46_REG (CSR_QU_STFFQ1_CSR_BASE + 0x27C) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST47_REG (CSR_QU_STFFQ1_CSR_BASE + 0x280) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_INNER_MON_ST48_REG (CSR_QU_STFFQ1_CSR_BASE + 0x284) /* FQ innser status monitor bus. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT47_REG (CSR_QU_STFFQ1_CSR_BASE + 0x288)          /* FQ Cnt 47 */
#define CSR_QU_STFFQ1_CSR_FQ_ROU_RQST_FIFO0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x28C) /* STF FQ的ROU的RQST fifo0的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_ROU_RSP_FIFO0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x290)  /* STF FQ的ROU的RSP fifo0的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_ROU_RSP_FIFO1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x298)  /* STF FQ的ROU的RSP fifo1的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_ROU_TMRODR_FIFO0_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x29C) /* STF FQ的TMR和ODR的ROU的RQST fifo0的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_ROU_TMRODR_FIFO1_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x2A0) /* STF FQ的TMR和ODR的ROU的RQST fifo1的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_ROU_TMRODR_FIFO2_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x2A4) /* STF FQ的TMR和ODR的ROU的RQST fifo2的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_ROU_TMRODR_FIFO3_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x2A8) /* STF FQ的TMR和ODR的ROU的RQST fifo3的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_RIN_RQST_FIFO_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2BC)    /* STFFQ的RIN的RQST fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_RIN_RSP_FIFO_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2C0)     /* STF FQ的RIN的RSP fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_SMF_RSP_FIFO0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2D4)    /* FQ的QPC Ring的SMF RSP fifo0的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_SMF_RSP_FIFO1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2D8)    /* FQ的QPC Ring的SMF RSP fifo1的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_TL0_CMD_FIFO0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2DC)    /* FQ的Tile0的CMD fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_TL0_EXTCMD_FIFO0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2E0) /* FQ的Tile0的EXTCMD fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_TL1_CMD_FIFO1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2E4)    /* FQ的Tile1的CMD fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_TL1_EXTCMD_FIFO0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2E8) /* FQ的Tile1的EXTCMD fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_FQ2OQ_FCNP_FIFO_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2EC)  /* FQ的FQ2OQ的FCNP fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_OQ2FQ_FCNP_FIFO_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2F0)  /* FQ的OQ2FQ的FCNP fifo的状态 */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2F4)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2F8)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO2_REG (CSR_QU_STFFQ1_CSR_BASE + 0x2FC)  /* FQ的TIMER FIRE API的RSP fifo2的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO3_REG (CSR_QU_STFFQ1_CSR_BASE + 0x300)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO4_REG (CSR_QU_STFFQ1_CSR_BASE + 0x304)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO5_REG (CSR_QU_STFFQ1_CSR_BASE + 0x308)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO6_REG (CSR_QU_STFFQ1_CSR_BASE + 0x30C)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO7_REG (CSR_QU_STFFQ1_CSR_BASE + 0x310)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO8_REG (CSR_QU_STFFQ1_CSR_BASE + 0x314)  /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO9_REG (CSR_QU_STFFQ1_CSR_BASE + 0x318)  /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO10_REG (CSR_QU_STFFQ1_CSR_BASE + 0x31C) /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO11_REG (CSR_QU_STFFQ1_CSR_BASE + 0x320) /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO12_REG (CSR_QU_STFFQ1_CSR_BASE + 0x324) /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO13_REG (CSR_QU_STFFQ1_CSR_BASE + 0x328) /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO14_REG (CSR_QU_STFFQ1_CSR_BASE + 0x32C) /* FQ的TIMER FIRE API的RSP fifo0的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_TMR_RSP_FIFO15_REG (CSR_QU_STFFQ1_CSR_BASE + 0x330) /* FQ的TIMER FIRE API的RSP fifo1的状态 \
                                                                                */
#define CSR_QU_STFFQ1_CSR_FQ_INT_RIN_RQST_ERR_REG (CSR_QU_STFFQ1_CSR_BASE + 0x334) /* fq的ring进来的请求数据发现错误。 \
                                                                                  */
#define CSR_QU_STFFQ1_CSR_FQ_INT_RIN_RSP_ERR_REG (CSR_QU_STFFQ1_CSR_BASE + 0x338)  /* fq的ring进来的响应数据发现错误。 */
#define CSR_QU_STFFQ1_CSR_FQ_INT_RIN_TRSP_ERR_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x33C) /* fq的ring进来的timer fire的响应数据发现错误。 */
#define CSR_QU_STFFQ1_CSR_FQ_INT_FIFO1_ERR_REG (CSR_QU_STFFQ1_CSR_BASE + 0x340)    /* 新增fifo的err中断。 */
#define CSR_QU_STFFQ1_CSR_FQ_INT_FIFO2_ERR_REG (CSR_QU_STFFQ1_CSR_BASE + 0x344)    /* 新增fifo的err中断。 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT48_REG (CSR_QU_STFFQ1_CSR_BASE + 0x348)            /* FQ Cnt 48 */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_STG_QP_PUSH0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x34C) /* FQ_cfg_stg_qp_push0 */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_STG_QP_PUSH1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x350) /* FQ_cfg_stg_qp_push1 */
#define CSR_QU_STFFQ1_CSR_FQ_CFG_STG_QP_PUSH2_REG (CSR_QU_STFFQ1_CSR_BASE + 0x354) /* FQ_cfg_stg_qp_push2 */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN1_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x358) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN2_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x35C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN3_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x360) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN4_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x364) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN5_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x368) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN6_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x36C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN7_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x370) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN8_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x374) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN9_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x378) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN10_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x37C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN11_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x380) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN12_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x384) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN13_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x388) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN14_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x38C) /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_DBE_HW_WQE_EN15_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x390)                                    /* FQ pre-fetch  for doorbells configuration. */
#define CSR_QU_STFFQ1_CSR_FQ_CNT49_REG (CSR_QU_STFFQ1_CSR_BASE + 0x394)  /* FQ Cnt 49 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT50_REG (CSR_QU_STFFQ1_CSR_BASE + 0x398)  /* FQ Cnt 50 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT51_REG (CSR_QU_STFFQ1_CSR_BASE + 0x39C)  /* FQ Cnt 51 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT52_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3A0)  /* FQ Cnt 52 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT53_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3A4)  /* FQ Cnt 53 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT54_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3A8)  /* FQ Cnt 54 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT55_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3AC)  /* FQ Cnt 55 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT56_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3B0)  /* FQ Cnt 56 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT57_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3B4)  /* FQ Cnt 57 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT58_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3B8)  /* FQ Cnt 58 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT59_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3BC)  /* FQ Cnt 59 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT60_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3C0)  /* FQ Cnt 60 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT61_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3C4)  /* FQ Cnt 61 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT62_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3C8)  /* FQ Cnt 62 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT63_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3CC)  /* FQ Cnt 63 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT64_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3D0)  /* FQ Cnt 64 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT65_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3D4)  /* FQ Cnt 65 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT66_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3D8)  /* FQ Cnt 66 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT67_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3DC)  /* FQ Cnt 67 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT68_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3E0)  /* FQ Cnt 68 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT69_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3E4)  /* FQ Cnt 69 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT70_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3E8)  /* FQ Cnt 70 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT71_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3EC)  /* FQ Cnt 71 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT72_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3F0)  /* FQ Cnt 72 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT73_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3F4)  /* FQ Cnt 73 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT74_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3F8)  /* FQ Cnt 74 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT75_REG (CSR_QU_STFFQ1_CSR_BASE + 0x3FC)  /* FQ Cnt 75 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT76_REG (CSR_QU_STFFQ1_CSR_BASE + 0x400)  /* FQ Cnt 76 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT77_REG (CSR_QU_STFFQ1_CSR_BASE + 0x404)  /* FQ Cnt 77 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT78_REG (CSR_QU_STFFQ1_CSR_BASE + 0x408)  /* FQ Cnt 78 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT79_REG (CSR_QU_STFFQ1_CSR_BASE + 0x40C)  /* FQ Cnt 79 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT80_REG (CSR_QU_STFFQ1_CSR_BASE + 0x410)  /* FQ Cnt 80 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT81_REG (CSR_QU_STFFQ1_CSR_BASE + 0x414)  /* FQ Cnt 81 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT82_REG (CSR_QU_STFFQ1_CSR_BASE + 0x418)  /* FQ Cnt 82 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT83_REG (CSR_QU_STFFQ1_CSR_BASE + 0x41C)  /* FQ Cnt 83 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT84_REG (CSR_QU_STFFQ1_CSR_BASE + 0x420)  /* FQ Cnt 84 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT85_REG (CSR_QU_STFFQ1_CSR_BASE + 0x424)  /* FQ Cnt 85 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT86_REG (CSR_QU_STFFQ1_CSR_BASE + 0x428)  /* FQ Cnt 86 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT87_REG (CSR_QU_STFFQ1_CSR_BASE + 0x42C)  /* FQ Cnt 87 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT88_REG (CSR_QU_STFFQ1_CSR_BASE + 0x430)  /* FQ Cnt 88 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT89_REG (CSR_QU_STFFQ1_CSR_BASE + 0x434)  /* FQ Cnt 89 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT90_REG (CSR_QU_STFFQ1_CSR_BASE + 0x438)  /* FQ Cnt 90 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT91_REG (CSR_QU_STFFQ1_CSR_BASE + 0x43C)  /* FQ Cnt 91 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT92_REG (CSR_QU_STFFQ1_CSR_BASE + 0x440)  /* FQ Cnt 92 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT93_REG (CSR_QU_STFFQ1_CSR_BASE + 0x444)  /* FQ Cnt 93 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT94_REG (CSR_QU_STFFQ1_CSR_BASE + 0x448)  /* FQ Cnt 94 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT95_REG (CSR_QU_STFFQ1_CSR_BASE + 0x44C)  /* FQ Cnt 95 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT96_REG (CSR_QU_STFFQ1_CSR_BASE + 0x450)  /* FQ Cnt 96 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT97_REG (CSR_QU_STFFQ1_CSR_BASE + 0x454)  /* FQ Cnt 97 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT98_REG (CSR_QU_STFFQ1_CSR_BASE + 0x458)  /* FQ Cnt 98 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT99_REG (CSR_QU_STFFQ1_CSR_BASE + 0x45C)  /* FQ Cnt 99 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT100_REG (CSR_QU_STFFQ1_CSR_BASE + 0x460) /* FQ Cnt 100 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT101_REG (CSR_QU_STFFQ1_CSR_BASE + 0x464) /* FQ Cnt 101 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT102_REG (CSR_QU_STFFQ1_CSR_BASE + 0x468) /* FQ Cnt 102 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT103_REG (CSR_QU_STFFQ1_CSR_BASE + 0x46C) /* FQ Cnt 103 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT104_REG (CSR_QU_STFFQ1_CSR_BASE + 0x470) /* FQ Cnt 104 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT105_REG (CSR_QU_STFFQ1_CSR_BASE + 0x474) /* FQ Cnt 105 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT106_REG (CSR_QU_STFFQ1_CSR_BASE + 0x478) /* FQ Cnt 106 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT107_REG (CSR_QU_STFFQ1_CSR_BASE + 0x47C) /* FQ Cnt 107 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT108_REG (CSR_QU_STFFQ1_CSR_BASE + 0x480) /* FQ Cnt 108 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT109_REG (CSR_QU_STFFQ1_CSR_BASE + 0x484) /* FQ Cnt 109 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT110_REG (CSR_QU_STFFQ1_CSR_BASE + 0x488) /* FQ Cnt 110 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT111_REG (CSR_QU_STFFQ1_CSR_BASE + 0x48C) /* FQ Cnt 111 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT112_REG (CSR_QU_STFFQ1_CSR_BASE + 0x490) /* FQ Cnt 112 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT113_REG (CSR_QU_STFFQ1_CSR_BASE + 0x494) /* FQ Cnt 113 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT114_REG (CSR_QU_STFFQ1_CSR_BASE + 0x498) /* FQ Cnt 114 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT115_REG (CSR_QU_STFFQ1_CSR_BASE + 0x49C) /* FQ Cnt 115 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT116_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4A0) /* FQ Cnt 116 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT117_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4A4) /* FQ Cnt 117 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT118_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4A8) /* FQ Cnt 118 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT119_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4AC) /* FQ Cnt 119 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT120_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4B0) /* FQ Cnt 120 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT121_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4B4) /* FQ Cnt 121 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT122_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4B8) /* FQ Cnt 122 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT123_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4BC) /* FQ Cnt 123 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT124_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4C0) /* FQ Cnt 124 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT125_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4C4) /* FQ Cnt 125 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT126_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4C8) /* FQ Cnt 126 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT127_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4CC) /* FQ Cnt 127 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT128_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4D0) /* FQ Cnt 128 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT129_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4D4) /* FQ Cnt 129 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT130_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4D8) /* FQ Cnt 130 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT131_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4DC) /* FQ Cnt 131 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT132_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4E0) /* FQ Cnt 132 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT133_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4E4) /* FQ Cnt 133 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT134_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4E8) /* FQ Cnt 134 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT135_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4EC) /* FQ Cnt 135 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT136_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4F0) /* FQ Cnt 136 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT137_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4F4) /* FQ Cnt 137 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT138_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4F8) /* FQ Cnt 138 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT139_REG (CSR_QU_STFFQ1_CSR_BASE + 0x4FC) /* FQ Cnt 139 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT140_REG (CSR_QU_STFFQ1_CSR_BASE + 0x500) /* FQ Cnt 140 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT141_REG (CSR_QU_STFFQ1_CSR_BASE + 0x504) /* FQ Cnt 141 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT142_REG (CSR_QU_STFFQ1_CSR_BASE + 0x508) /* FQ Cnt 142 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT143_REG (CSR_QU_STFFQ1_CSR_BASE + 0x50C) /* FQ Cnt 143 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT144_REG (CSR_QU_STFFQ1_CSR_BASE + 0x510) /* FQ Cnt 144 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT145_REG (CSR_QU_STFFQ1_CSR_BASE + 0x514) /* FQ Cnt 145 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT146_REG (CSR_QU_STFFQ1_CSR_BASE + 0x518) /* FQ Cnt 146 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT147_REG (CSR_QU_STFFQ1_CSR_BASE + 0x51C) /* FQ Cnt 147 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT148_REG (CSR_QU_STFFQ1_CSR_BASE + 0x520) /* FQ Cnt 148 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT149_REG (CSR_QU_STFFQ1_CSR_BASE + 0x524) /* FQ Cnt 149 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT150_REG (CSR_QU_STFFQ1_CSR_BASE + 0x528) /* FQ Cnt 150 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT151_REG (CSR_QU_STFFQ1_CSR_BASE + 0x52C) /* FQ Cnt 151 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT152_REG (CSR_QU_STFFQ1_CSR_BASE + 0x530) /* FQ Cnt 152 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT153_REG (CSR_QU_STFFQ1_CSR_BASE + 0x534) /* FQ Cnt 153 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT154_REG (CSR_QU_STFFQ1_CSR_BASE + 0x538) /* FQ Cnt 154 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT155_REG (CSR_QU_STFFQ1_CSR_BASE + 0x53C) /* FQ Cnt 155 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT156_REG (CSR_QU_STFFQ1_CSR_BASE + 0x540) /* FQ Cnt 156 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT157_REG (CSR_QU_STFFQ1_CSR_BASE + 0x544) /* FQ Cnt 157 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT158_REG (CSR_QU_STFFQ1_CSR_BASE + 0x548) /* FQ Cnt 158 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT159_REG (CSR_QU_STFFQ1_CSR_BASE + 0x54C) /* FQ Cnt 159 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT160_REG (CSR_QU_STFFQ1_CSR_BASE + 0x550) /* FQ Cnt 160 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT161_REG (CSR_QU_STFFQ1_CSR_BASE + 0x554) /* FQ Cnt 161 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT162_REG (CSR_QU_STFFQ1_CSR_BASE + 0x558) /* FQ Cnt 162 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT163_REG (CSR_QU_STFFQ1_CSR_BASE + 0x55C) /* FQ Cnt 163 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT164_REG (CSR_QU_STFFQ1_CSR_BASE + 0x560) /* FQ Cnt 164 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT165_REG (CSR_QU_STFFQ1_CSR_BASE + 0x564) /* FQ Cnt 165 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT166_REG (CSR_QU_STFFQ1_CSR_BASE + 0x568) /* FQ Cnt 166 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT167_REG (CSR_QU_STFFQ1_CSR_BASE + 0x56C) /* FQ Cnt 167 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT168_REG (CSR_QU_STFFQ1_CSR_BASE + 0x570) /* FQ Cnt 168 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT169_REG (CSR_QU_STFFQ1_CSR_BASE + 0x574) /* FQ Cnt 169 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT170_REG (CSR_QU_STFFQ1_CSR_BASE + 0x578) /* FQ Cnt 170 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT171_REG (CSR_QU_STFFQ1_CSR_BASE + 0x57C) /* FQ Cnt 171 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT172_REG (CSR_QU_STFFQ1_CSR_BASE + 0x580) /* FQ Cnt 172 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT173_REG (CSR_QU_STFFQ1_CSR_BASE + 0x584) /* FQ Cnt 173 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT174_REG (CSR_QU_STFFQ1_CSR_BASE + 0x588) /* FQ Cnt 174 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT175_REG (CSR_QU_STFFQ1_CSR_BASE + 0x58C) /* FQ Cnt 175 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT176_REG (CSR_QU_STFFQ1_CSR_BASE + 0x590) /* FQ Cnt 176 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT177_REG (CSR_QU_STFFQ1_CSR_BASE + 0x594) /* FQ Cnt 177 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT178_REG (CSR_QU_STFFQ1_CSR_BASE + 0x598) /* FQ Cnt 178 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT179_REG (CSR_QU_STFFQ1_CSR_BASE + 0x59C) /* FQ Cnt 179 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT180_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5A0) /* FQ Cnt 180 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT181_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5A4) /* FQ Cnt 181 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT182_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5A8) /* FQ Cnt 182 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT183_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5AC) /* FQ Cnt 183 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT184_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5B0) /* FQ Cnt 184 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT185_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5B4) /* FQ Cnt 185 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT186_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5B8) /* FQ Cnt 186 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT187_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5BC) /* FQ Cnt 187 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT188_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5C0) /* FQ Cnt 188 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT189_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5C4) /* FQ Cnt 189 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT190_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5C8) /* FQ Cnt 190 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT191_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5CC) /* FQ Cnt 191 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT192_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5D0) /* FQ Cnt 192 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT193_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5D4) /* FQ Cnt 193 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT194_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5D8) /* FQ Cnt 194 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT195_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5DC) /* FQ Cnt 195 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT196_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5E0) /* FQ Cnt 196 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT197_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5E4) /* FQ Cnt 197 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT198_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5E8) /* FQ Cnt 198 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT199_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5EC) /* FQ Cnt 199 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT200_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5F0) /* FQ Cnt 200 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT201_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5F4) /* FQ Cnt 201 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT202_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5F8) /* FQ Cnt 202 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT203_REG (CSR_QU_STFFQ1_CSR_BASE + 0x5FC) /* FQ Cnt 203 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT204_REG (CSR_QU_STFFQ1_CSR_BASE + 0x600) /* FQ Cnt 204 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT205_REG (CSR_QU_STFFQ1_CSR_BASE + 0x604) /* FQ Cnt 205 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT206_REG (CSR_QU_STFFQ1_CSR_BASE + 0x608) /* FQ Cnt 206 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT207_REG (CSR_QU_STFFQ1_CSR_BASE + 0x60C) /* FQ Cnt 207 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT208_REG (CSR_QU_STFFQ1_CSR_BASE + 0x610) /* FQ Cnt 208 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT209_REG (CSR_QU_STFFQ1_CSR_BASE + 0x614) /* FQ Cnt 209 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT210_REG (CSR_QU_STFFQ1_CSR_BASE + 0x618) /* FQ Cnt 210 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT211_REG (CSR_QU_STFFQ1_CSR_BASE + 0x61C) /* FQ Cnt 211 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT212_REG (CSR_QU_STFFQ1_CSR_BASE + 0x620) /* FQ Cnt 212 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT213_REG (CSR_QU_STFFQ1_CSR_BASE + 0x624) /* FQ Cnt 213 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT214_REG (CSR_QU_STFFQ1_CSR_BASE + 0x628) /* FQ Cnt 214 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT215_REG (CSR_QU_STFFQ1_CSR_BASE + 0x62C) /* FQ Cnt 215 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT216_REG (CSR_QU_STFFQ1_CSR_BASE + 0x630) /* FQ Cnt 216 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT217_REG (CSR_QU_STFFQ1_CSR_BASE + 0x634) /* FQ Cnt 217 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT218_REG (CSR_QU_STFFQ1_CSR_BASE + 0x638) /* FQ Cnt 218 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT219_REG (CSR_QU_STFFQ1_CSR_BASE + 0x63C) /* FQ Cnt 219 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT220_REG (CSR_QU_STFFQ1_CSR_BASE + 0x640) /* FQ Cnt 220 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT221_REG (CSR_QU_STFFQ1_CSR_BASE + 0x644) /* FQ Cnt 221 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT222_REG (CSR_QU_STFFQ1_CSR_BASE + 0x648) /* FQ Cnt 222 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT223_REG (CSR_QU_STFFQ1_CSR_BASE + 0x64C) /* FQ Cnt 223 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT224_REG (CSR_QU_STFFQ1_CSR_BASE + 0x650) /* FQ Cnt 224 */
#define CSR_QU_STFFQ1_CSR_FQ_RXPSH_CID_CTL_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x654) /* 控制fq rxfastflow推qpc时的xid转cid控制信号。 */
#define CSR_QU_STFFQ1_CSR_FQ_ROCE_DB_ODR_CTL1_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x658) /* 控制RoCE的DB触发的QU继承order命令推SQE的socket的比特。 */
#define CSR_QU_STFFQ1_CSR_FQ_ROCE_DB_ODR_CTL2_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x65C) /* 控制RoCE的DB触发的QU继承order命令推SQE的socket的比特。 */
#define CSR_QU_STFFQ1_CSR_FQ_NORM_NIC_ODR_CTL1_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x660) /* 控制NIC的QU继承order命令推SQE的256bit flit的flit[191:160]。 */
#define CSR_QU_STFFQ1_CSR_FQ_NORM_NIC_ODR_CTL2_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x664) /* 控制NIC的QU继承order命令推SQE的256bit flit的flit[159:128]。 */
#define CSR_QU_STFFQ1_CSR_FQ_ODR_FLIT256_CTL1_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x668) /* 控制QU发送的order命令的256bit宽度的flit的[127:96]。 */
#define CSR_QU_STFFQ1_CSR_FQ_ODR_FLIT256_CTL2_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x66C) /* 控制QU发送的order命令的256bit宽度的flit的[95:64]。 */
#define CSR_QU_STFFQ1_CSR_FQ_ODR_FLIT256_CTL3_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x670) /* 控制QU发送的order命令的256bit宽度的flit的[63:32]。 */
#define CSR_QU_STFFQ1_CSR_FQ_ODR_FLIT256_CTL4_REG \
    (CSR_QU_STFFQ1_CSR_BASE + 0x674) /* 控制QU发送的order命令的256bit宽度的flit的[31:0]。 */
#define CSR_QU_STFFQ1_CSR_FQ_ODR_STYPE_CID2QID_EN_REG \
    (CSR_QU_STFFQ1_CSR_BASE +                         \
        0x678) /* 控制根据serve type来确定map表里的cid的低4比特是否是DB里的queue id（仅RoCE业务使能这个寄存器）。 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT225_REG (CSR_QU_STFFQ1_CSR_BASE + 0x67C)          /* FQ Cnt 225 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT226_REG (CSR_QU_STFFQ1_CSR_BASE + 0x680)          /* FQ Cnt 226 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT227_REG (CSR_QU_STFFQ1_CSR_BASE + 0x684)          /* FQ Cnt 227 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT228_REG (CSR_QU_STFFQ1_CSR_BASE + 0x688)          /* FQ Cnt 228 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT229_REG (CSR_QU_STFFQ1_CSR_BASE + 0x68C)          /* FQ Cnt 229 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT230_REG (CSR_QU_STFFQ1_CSR_BASE + 0x690)          /* FQ Cnt 230 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT231_REG (CSR_QU_STFFQ1_CSR_BASE + 0x694)          /* FQ Cnt 231 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT232_REG (CSR_QU_STFFQ1_CSR_BASE + 0x698)          /* FQ Cnt 232 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT233_REG (CSR_QU_STFFQ1_CSR_BASE + 0x69C)          /* FQ Cnt 233 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT234_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6A0)          /* FQ Cnt 234 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT235_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6A4)          /* FQ Cnt 235 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT236_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6A8)          /* FQ Cnt 236 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT237_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6AC)          /* FQ Cnt 237 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT238_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6B0)          /* FQ Cnt 238 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT239_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6B4)          /* FQ Cnt 239 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT240_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6B8)          /* FQ Cnt 240 */
#define CSR_QU_STFFQ1_CSR_MEM_CTRL_BUS_CFG0_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6BC)  /* RAM CTRL_BUS寄存器0 */
#define CSR_QU_STFFQ1_CSR_MEM_CTRL_BUS_CFG1_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6C0)  /* RAM CTRL_BUS寄存器1 */
#define CSR_QU_STFFQ1_CSR_MEM_CTRL_BUS_CFG2_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6C4)  /* RAM CTRL_BUS寄存器2 */
#define CSR_QU_STFFQ1_CSR_MEM_CTRL_BUS_CFG3_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6C8)  /* RAM CTRL_BUS寄存器3 */
#define CSR_QU_STFFQ1_CSR_MEM_CTRL_BUS_CFG4_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6CC)  /* RAM CTRL_BUS寄存器4 */
#define CSR_QU_STFFQ1_CSR_TCAM_CTRL_BUS_CFG4_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6D0) /* TCAM CTRL_BUS寄存器 */
#define CSR_QU_STFFQ1_CSR_FQ_CNT241_REG (CSR_QU_STFFQ1_CSR_BASE + 0x6D4)          /* FQ Cnt 241 */

#endif // STFFQ_REG_OFFSET_H
